Инженер по разработке RTL (Wireless)

Описание

Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.

Обязанности

• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog

Требования

• Опыт разработки RTL от 3 лет
• Знание Verilog/SystemVerilog
• Опыт использования RTL симулятора от 3 лет (any vendor)
• Опыт использования Linux
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
• Опыт работы с системами контроля версий

Будет плюсом

• Опыт разработки блоков помехоустойчивого кодирования
• Знание стандартов LTE/5G L1
• Опыт разработки и имплементации алгоритмов ЦОС
• Знакомство с методами верификации
• Опыт использования Python или MATLAB/Simulink

Условия

• Можно удалённо
• Москва
• Санкт-Петербург
• Нижний Новгород