Описание

Функциональная верификация IP-блоков по полному маршруту с применением методологии UVM
Отслеживание ошибок в проекте и взаимодействие с разработчиками
Поддержка системы регрессионного тестирования / непрерывной интеграции
Составление плана верификации

Опыт в сфере верификации или разработки RTL для ASIC или FPGA от 3 лет (Verilog/ System Verilog, и т.п.)
Знание методологии UVM
Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI, APB)
Знание System Verilog Assertion
Уверенный пользователь ОС Linux
Опыт использования системы контроля версий Git(GitLab)
Опыт в использовании VIP сторонних разработчиков
Знание английского языка – на уровне чтения технической документации

Владение скриптовыми языками (C, python, tcl, shell)
Опыт работы с системами непрерывной интеграции (Jenkins/Gitlab + Cadence Vmanager)
Опыт работы с внешними высокоскоростными физическими интерфейсами PCI-Express, DDR, ONFI/Toggle
Навыки работы с PCI-Express и сетевыми интерфейсами (xxMII, SFI, SFP)
Навыки работы с продуктами Atlassian (Jira, Confluence)

Инженер верификатор